VeriSilicon erweitert DSP-Portfolio um die siliziumerprobte ZSP5000 Vision Core-Serie für Edge Intelligence

Problemlos skalierbare Architektur – optimiert für Computer Vision und Bildverarbeitung mit erweiterbarem Befehlssatz

SHANGHAI--(BUSINESS WIRE)--VeriSilicon (688521.SH) hat heute die IP-Cores der ZSP5000-Serie für die digitale Signalverarbeitung (DSP) vorgestellt, die auf der bewährten DSP-Architektur der fünften Generation aufbauen. Diese Produktreihe bietet ein leicht skalierbares und energieeffizientes Design und wurde insbesondere für rechenintensive Workloads wie Computer Vision und eingebettete KI optimiert. Zusammen mit der konfigurierbaren Architektur bietet diese IP-Serie exzellente Lösungen mit hoher Energie- und Recheneffizienz für verschiedene Edge-Geräte.

Die IP-Cores der ZSP5000-Serie umfassen ZSP5000, ZSP5000UL, ZSP5000L und ZSP5000H und bieten eine skalierbare Vektorverarbeitungsleistung von 32 bis 256 8-Bit-Multiplikations-Akkumulations-Operationen (MAC) je Zyklus. Für noch höhere Leistungsanforderungen kann der Multi-Core-Prozessor ZSP5400H von VeriSilicon mehrere ZSP5000H-Kerne in einer Multi-Cluster-Architektur kombinieren, um die Rechenleistung weiter zu skalieren.

Die ZSP5000-Serie unterstützt einen umfangreichen und intuitiven Befehlssatz, der für einfache Programmierung und effiziente Leistungsoptimierung ausgelegt ist. Spezielle Befehle beschleunigen häufige Bildverarbeitungs- und Signalverarbeitungsaufgaben wie Vektor-Skalar-Arithmetik, horizontale Reduzierungen, Permutationen, Verschiebungen, Tabellenabfragen, Begrenzungen oder Mittelwertbildungen. Durch die Integration der ZTurbo-Coprozessor-Schnittstelle können Kunden problemlos benutzerdefinierte Befehle und Hardware-Beschleuniger innerhalb derselben Pipeline hinzufügen. Die Kompatibilität mit der OpenCV-Anwendungsprogrammierschnittstelle (API) gewährleistet eine nahtlose Integration in gängige Computer-Vision-Frameworks. Die ZSP5000-Serie ist außerdem mit einem voll ausgestatteten Speichersubsystem, einer mehrkanaligen 3D-DMA-Engine und einer skalierbaren Multicore-Konfiguration ausgestattet, die einen flexiblen Einsatz für ein weites Anwendungsspektrum ermöglicht.

Die IP-Cores der ZSP5000-Serie sind abwärtskompatibel mit der skalaren ZSPNano-Serie von VeriSilicon und bewältigen gemischte MCU- und DSP-Workloads mit hoher Effizienz. Darüber hinaus bietet VeriSilicon umfassende ZView-Entwicklungstools, darunter eine Eclipse-basierte IDE (Integrated Development Environment), einen exakt taktgesteuerten Simulator, einen optimierenden Compiler, einen Debugger und Profiling-Tools, die die Softwareentwicklung und Systemintegration beschleunigen.

„Vor dem Hintergrund der zunehmenden Verbreitung von OpenCV und der steigenden Nachfrage nach Computer-Vision-Workloads in Kombination mit NPUs im Bereich Edge-Intelligence-Computing stellen wir die ZSP5000 vor: unsere DSP IP-Serie der nächsten Generation. Sie unterstützt den Industriestandard OpenCV API, vereinfacht die Anbindung an NPUs über unsere FLEXA-Schnittstelle und integriert interne Audioverarbeitungsfunktionen für multimodale Anwendungen”, so Weijin Dai, Chief Strategy Officer, Executive Vice President und General Manager der IP Division bei VeriSilicon. „Im Edge-Bereich ist Energieeffizienz von zentraler Bedeutung. Die IP-Cores der ZSP5000-Serie beruhen auf einer optimierten Speicherzugriffsarchitektur, um den Stromverbrauch des Prozessors zu senken. Mit ZTurbo – einem eigens für bestimmte Anwendungen entwickelten Mechanismus zur Erweiterung der Befehlssätze – sind durch die nahtlose Integration von Hardware-Beschleunigern weitere Leistungs- und Energieoptimierungen möglich. Unsere Kunden nutzen diese Fähigkeiten schon jetzt, um von den erheblichen Leistungsverbesserungen zu profitieren.“

Über VeriSilicon

VeriSilicon ist bestrebt, seinen Kunden plattformbasierte, allumfassende, kundenspezifische Siliziumdienste und Halbleiter-IP-Lizenzierungsdienste aus einer Hand anzubieten, die das unternehmenseigene Halbleiter-IP nutzen. Weitere Informationen finden Sie unter: www.verisilicon.com.

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